DDR3布線的那些事兒（一）【轉(zhuǎn)發(fā)】

2017-10-13  by:CAE仿真在線  來源:互聯(lián)網(wǎng)

問答對于DDR3的布線我們應(yīng)該注意那些問題呢?
下面我們以64位DDR3為例 :(注意:設(shè)計要求會因為芯片公司而有差異,具體以芯片手冊要求的為準(zhǔn)。)
首先是數(shù)據(jù)線,數(shù)據(jù)線分組如下:

GROUP0:

DQ0-DQ7,DQM0,DQS0P/DQS0N;

GROUP1:

DQ8-DQ15,DQM1,DQS1P/DQS1N;

GROUP2:

DQ16-DQ23,DQM2,DQS2P/DQS2N;

GROUP3:

DQ24-DQ31,DQM3,DQS3P/DQS3N;

GROUP4:

DQ32-DQ39,DQM4,DQS4P/DQS4N;

GROUP5:

DQ40-DQ47,DQM5,DQS5P/DQS5N;

GROUP6:

DQ48-DQ55,DQM6,DQS6P/DQS6N;

GROUP7:

DQ46-DQ63,DQM7,DQS7P/DQS7N;

數(shù)據(jù)線其拓撲是點對點的形式,拓撲如下所示:

圖1:DQ拓撲DQS拓撲如下:

圖2:DQS拓撲
數(shù)據(jù)線布線注意事項:

1.同組同層,如:GROUP1,同一組數(shù)據(jù)線要走在一起,并要走在相同層面; 所有的數(shù)據(jù)線優(yōu)先考慮以GND平面為參考平面;

2.走線間距:組內(nèi)按3H(說明:H指的是到主參考平面的高度,本文中所使用的間距為中心間距)原則;組間間距要5H以上;DQS和DQ的間距按5H設(shè)計;

3.DQS等長:對于DQS差分線的線間距要小于2倍的線寬(緊耦合設(shè)計);差分對內(nèi)長度誤差控制在5mil以內(nèi); 組內(nèi)等長以DQS為基準(zhǔn),等長控制在20mil以內(nèi)且盡可能的即時等長;

4.數(shù)據(jù)線在滿足和時鐘的時序關(guān)系外,還需注意最長的長度要求(例如Intel Romley要求不超過6500mil),具體的以芯片手冊要求的為準(zhǔn);

而對于控制線、地址線、時鐘線 分組如下:
GROUP8:Address ADDR0-ADDR14 共15根地址線;

GROUP9:Clock CLK、CLKN差分對;

GROUP10:Control 包括WE、CAS、RAS、CS0、CS1、ODT0、ODT1、BA0、BA1、BA2等;

圖3:時鐘地址、控制線拓撲參考圖

圖4:地址、控制線

對于拓撲結(jié)構(gòu)一定要看芯片是否支持讀寫平衡(Read and Write Leveling)。
如果不支持和DDR2一樣按T拓撲處理。(保證CPU到DDR各支點等長,注意終端電阻要接到最大的T點上)

支持讀寫平衡情況下:
2-4片顆粒:走T點或是Fly-by都可以;
4片及以上顆粒:建議走Fly-by。
下面是4顆粒DDR3按T和FLY-BY 拓撲結(jié)構(gòu)的實例:

圖5:4顆粒T型拓撲處理方式

圖6:4顆粒FLY-BY拓撲處理方式

而對于FLY-BY的拓撲結(jié)構(gòu) ,要注意以下幾點:

1. 間距 組內(nèi)按3H(說明:H指的是到主參考平面的高度,中心間距3H,)原則;組間間距要5H以上;CLK和ADD/CMD等的間距按5H設(shè)計;

2.盡量同組同層完成走線且有完整參考平面(GND/power);3.各個DDR顆粒間的走線,盡量用COPY,長度誤差在20mil以內(nèi)(推薦5mil);若因結(jié)構(gòu)限制,最大不能超過100mil;
4. 時鐘線推薦帶狀線布線以(GND/POWER為參考平面); 時鐘要緊耦合設(shè)計,對內(nèi)等長控制在5MIL以內(nèi);源端和終端匹配的走線,長度不要太長(推薦300 mil以內(nèi))
5.終端(上拉)電阻要放在最后一個DDR顆粒(末端),且走線長度小于500mil;
6.在有多個負載時,為了減少串?dāng)_和加大負載容性補償,到第一個顆粒(主干道)的走線阻抗可以比到后面的走線阻抗偏小點,5-8歐姆左右。7.Add/Com/Ctrl/Clk網(wǎng)絡(luò)從控制器到第一個DDR顆粒的走線長度不要超過6000mil,到最后一個DDR顆粒不要超過12000mil。
8.在多個考慮表底貼時分支的節(jié)點走線長度小于200mil且盡量等長.

圖7:表底貼T型拓撲處理方式

本期對于DDR3的布線要求先說到這里,對于設(shè)計中還有那些重點需要關(guān)注和設(shè)計的我們將在下期繼續(xù)講解。(以下內(nèi)容選自網(wǎng)友答題)1.電源穩(wěn)定性,器件布局與后期布線都會影響電源紋波; 2. 線寬、線間距(組內(nèi)/組外),此部分也影響阻抗; 3. 疊層考量,布線規(guī)劃好,綜合考慮在哪層走線; 4. 板材考量; 5. 串?dāng)_反射的考量; 6. 過孔的考量; 不同的布局布線都會影響上述參數(shù)
線寬線間距,絕對長度相對長度,拓撲結(jié)構(gòu),疊層參考面走線規(guī)劃,過孔等等,總之各種考量是為了滿足時序,信號質(zhì)量,速率等要求@二羔子評分:3分1、一個字節(jié)內(nèi)的8位數(shù)據(jù)線同層布線,參考完整的電源與地平面。dqs差分走在數(shù)據(jù)線中間,以dqs為基準(zhǔn)做10mil的等長。數(shù)據(jù)的字節(jié)間8位可以不用等長。2、布線3w,且時鐘和dqs差分與單線控制5w間距。3、阻抗主線按40歐,ddr端按60歐,差分按85歐。低阻抗為了更好的阻抗匹配減少反射。4、地址命令控制從控制器到每片ddr控制誤差20mil,參考完整的電源與地平面。5、vref走線20mil,遠離vtt電源,vtt鋪銅過流3.5A。@劉棟評分:3分一、對于地址和控制時鐘線,確認控制器是否支持writing leveing,支持的話對于一驅(qū)二及以上優(yōu)先采用fly-by拓撲走線,不支持的話T型拓撲走線。二、數(shù)據(jù)都是點到點的結(jié)構(gòu),優(yōu)選同一組數(shù)據(jù)走在同一內(nèi)層,便于控制阻抗。三、對于參考面,優(yōu)選地平面,滿足不了,只能參考自己的1.5V IO電源平面。四、為了控制SSN,建議按2W及以上間距走線。五、時鐘線和DQS線距離其它走線盡量保證3W及以上。六、根據(jù)時序要求控制等長。@楊勇評分:3分 以上三位基本都回答到了(3分)注意布局首先,終端匹配電阻盡量靠近ddr3并且盡量靠近主控芯片,布線要遵守3W原則,注意電磁兼容性,做好電容濾波,電源要注意io和內(nèi)核電源以及vtt等要盡量隔離做好相互防止干擾問題@ zhl評分:2分首先,確認走線結(jié)構(gòu),fly-by orT型; 其次,確認阻抗大小,設(shè)置疊層線寬線間距等,并根據(jù)走線結(jié)構(gòu)設(shè)置線組規(guī)則; 最后,信號線盡量同組同層,線間距至少2w,時鐘線要3w以上,且參考面完整。@ 銅錢評分:2分總體規(guī)則:vref的電容盡量靠近管腳放,vtt的電容盡量靠近端接電阻放,信號相鄰層必須有地平面,不允許跨切割,信號需控制阻抗,所有信號盡量最多經(jīng)過2次過孔,芯片端盡量多打地孔。 數(shù)據(jù)線:總長盡量小于2000mil,DQS差分對的過孔盡量遵循g-s-s-g,數(shù)據(jù)單端線間距盡量控制在2.5倍線寬以上,每組數(shù)據(jù)線必須在同一層。 時鐘線:盡量使用fly-by結(jié)構(gòu),端接電阻放在fly-by結(jié)構(gòu)末端,stub盡量小于200mil,并且分支線的stub等長且小于50mil,過孔盡量遵循g-s-s-g,時鐘線與其它線間距應(yīng)三倍差分間距以上。 地址控制線:盡量使用fly-by結(jié)構(gòu),端接電阻放在fly-by結(jié)構(gòu)末端,stub盡量小于100mil,并且分支線的stub等長且小于50mil,線間距1.5倍線寬以上。@桿評分:2分 以上三位的回答也比較好, 2分1,定好參考面,選擇噪聲小的電源平面或地平面,如有demo板參考demo板要求。 2,同組信號盡可能同層走線,不要跨分割。 3,地址線和控制線注意與時鐘信號的等長約束。選通信號與同組信號的等長控制。非fly by走線的還注意時鐘與選通信號的等長約束。 4,減少串?dāng)_,走線滿足3w原則,同參考層的相鄰層走線垂直。 5,減少電源躁聲,ddr3和vtt的電源走線盡量短而粗。 6,走fly by走線需要提前注意主控芯片是否支持讀寫平衡。@hk評分:3分首先要確定片子個數(shù),用于確定布局和拓撲結(jié)構(gòu),其次是各外圍元器件放置位置(文章已經(jīng)講得比較詳細了),然后設(shè)置線寬,線距,線等長,最后注意走線的技巧(以前文章也講得很多了,不外乎保證阻抗的連續(xù)性和參考平面,電源的連續(xù)性)。@大海象評分:3分1.信號組中,同組同層,DQ以DQS差分線為參考,等長設(shè)置在10mil。2.地址/控制/命令組,若主控芯片支持讀寫平衡,使用Flyby結(jié)構(gòu),盡量減少Stub長度。若不支持使用T型拓撲結(jié)構(gòu)。阻抗補償有利改善信號質(zhì)量,單端40-50歐,差分85-95歐。3.時鐘差分線在同層,參考地平面,保持平面完整,長度控制在25mil誤差。4.線寬線距滿足3W原則,防止干擾。蛇形走線間距大于25mil。5.信號線不能跨分割電源平面。6.VTT電源使用鋪銅或平面連接,寬度大于150mil。@山水江南評分:3分1、DDR3要嚴(yán)格控制阻抗,單線50ohm,差分100ohm,差分一般為時鐘、DQS。在走線過程中,盡量減小阻抗跳變的因素,比如:換層、保證參考平面完整不跨分割、線寬變化、避免stub線等。2、為滿足DDR3時序,需要將DDR3信號分組走線。數(shù)據(jù)線每八根一組,外加相應(yīng)的DQS和DQM走線必須同組且保證同層,換層次數(shù)一致,長度誤差控制在±10mil內(nèi);3、地址線、控制線、時鐘線分為一組,長度誤差控制在±25mil內(nèi)。4、布線要求同組同層,最好都參考地平面。時鐘對內(nèi)等長要小,兩根線誤差小于5mil。時鐘與其他信號線之間距離最好大于15mil其它信號線之間在有空間的情況下保證線間距3W,局部區(qū)域可適當(dāng)減小距離。以減小信號之間的串?dāng)_。5、DDR3地址線、控制線、命令線FLY-BY的走線方式,以提高信號質(zhì)量。采用FLY-BY設(shè)計,可降低同時開關(guān)噪聲(SSN) 。當(dāng)系統(tǒng) DDR 的個數(shù)大于 4,布線長度大于 2 英寸,強烈建議加上端接電阻。 RS 和 RT 的值取決于驅(qū)動強度等,需要仿真和架構(gòu)測試來優(yōu)化。@ 龍鳳呈祥 紫紅龍驤評分:3分 以上幾位基本把所有需要注意的重點都基本回答了( 3分)1.減少串?dāng)_:走線保證3w或以上的間距,相臨層走線不重疊,同組數(shù)據(jù)線走同層,不跨分割 2.減少電源躁聲:ddr3和vtt的電源模塊,盡量靠近負載,電源層與地層間距盡量小 3.注意容性負載帶來的阻抗不匹配問題,調(diào)整主段線寬(加大線寬,減小阻抗) 4.檢查主控是否支持讀者平衡,支持才能用fly-by,否則采用ddr2的拓撲。@Ben評分:3分DDR3布線的注意事項: 1、注意不支持讀寫平衡(Read and Write Leveling)功能的DDR3主控芯片,不能采用Fly-by結(jié)構(gòu); 2、布線時推薦按照數(shù)據(jù)組、地址命令組、控制組、時鐘信號、電源的順序進行; 3、根據(jù)Datasheet,布線要滿足線寬、線距及阻抗的要求; 4、保證信號完整性,走線不要跨分割;避免走在參考平面的邊緣上,盡量離邊緣有一定距離(比如至少30mil以上); 5、各數(shù)據(jù)組信號,同組信號要走在同一層,至少保證參考同一平面。@ly評分:3分1、控制阻抗;2、如有多顆需要確定布線拓撲結(jié)構(gòu);3、盡量滿足3W原則;4、VREF電源線盡量不小于20mil寬度;5、參考面盡量是GND或者DDR3電源的平面,避免其他電源的平面。6、數(shù)據(jù)組,地址、控制、時鐘組做好等長等@Jamie評分:3分1.整體策略考慮。若制板要求允許,可考慮 DDR 芯片正反面重疊放置,以利于布線;建議DDR區(qū)域與其他非DDR區(qū)域相對隔離,DDR區(qū)域內(nèi)不要放置其他元器件,非DDR信號走線不要進入DDR區(qū)域 。2.將DDR信號分為clock,data, address/command/control三個組。每組分別有不同的設(shè)計規(guī)則。A) clock 組:為差分對時鐘信號,走在完整的GND 平面相鄰的信號層;原則上所有時鐘應(yīng)走在同一層;避免時鐘交叉,必要時可以調(diào)整時鐘到不同 DDR 芯片的連接;時鐘長度相等,誤差控 制在20mil內(nèi),時鐘長度等于或略大于地址信號。B)data 信號應(yīng)盡量走在GND平面相鄰的信號層;每個lane的信號走在同一層相鄰lane的信號在不同層;mdqs信號間距至少4倍線寬(20mil)。與非DDR信號之間的距離至少20mil;每個lane 內(nèi)信 號線等長,長度差控制在 25mil 內(nèi);lane 之間信號的長度差控制在 25%。C)ADDR/CMD/CTRL組,要求該組信號線采用fly-by型拓撲結(jié)構(gòu)。3.DDR 電源。電源輸出后過濾波網(wǎng)絡(luò);電源線要寬,Vref至少25mil,Vtt至少 150mil, 如可能盡量鋪成平面;盡量遠離信號線,至少20-25mil電源反饋Vsense應(yīng)接在Vtt線(平面)的中間點。@Lee評分:3分 以上四位網(wǎng)友回答很全面 (3分)1、時鐘線要做差分100歐阻抗控制,誤差小于5mil,2、數(shù)據(jù)線要做等長控制,誤差范圍小于50mil,布線在同一層,至少dq在同一層3、地址、控制、命令信號線做等長控制,誤差范圍小于100mil,4、地址線阻是否能走flyby要看芯片要求@涌評分:2分 這位網(wǎng)友回答也對了,給你滿分怕你驕傲,繼續(xù)加油,哈哈~ (2分)感覺這次問題好寬,好難說完整,提一下常見的經(jīng)驗規(guī)則(1)建議線寬和間距不能小于4mil;時鐘信號線嚴(yán)格等長,偏差范圍50mil以內(nèi),且長度應(yīng)盡量小于4inch,信號線走線等長處理時應(yīng)當(dāng)注意芯片基板上的DDR信號走線長度,然后才在外圍進行補償?shù)乳L處理。(2)注意板層,單端走線阻抗建議參考DEMO,差分嚴(yán)格控制在100Ω(±10%)。(3)信號走線鄰近地平面,避免電源與地分割,保證完整參考平面;走線盡可能短,路徑上少點過孔,保證阻抗連續(xù)性;不可避免換層時走線時注意地通孔完善信號回流路徑。(4)相鄰信號走線距離保持在2-3倍線寬。(5)避免時鐘信號緊鄰數(shù)據(jù)、地址總線,避免地址信號緊鄰數(shù)據(jù)信號。(6)DDR3信號與非DDR3信號之間走線間距至少20mil,且包地處理。(7)Vref腳要加去耦電容,且走線盡量寬,與其他信號線建議20mil-25mil間隔。(8)電源上,Vref注意與其他電源隔離,最好包地屏蔽處理,且不能作為其他信號線的參考平面。(9)VTT信號必須通過帶狀銅皮走線,盡可能靠近DDR。(10)如果使用了排阻,同一個排阻上的信號必須屬于同一個DDR信號線組,尤其避免DQS與地址/控制線分布在同一個排阻上。@ Garyee評分:3分DDR3布線注意事項: 1.根據(jù)芯片是否支持讀寫平衡,決定是否采用Fly-by還是T拓撲。 2.阻抗要求:單線50歐姆,差分100歐姆。 3.DQ信號,分組,同層,等長,以GND作為完整的信號回流層。線距3w以上,控制串?dāng)_。 4.地址線,控制線,時鐘線等長,以VDD作參考平面。線距3w以上,控制串?dāng)_。 5.電源處理。@王萍

評分:3分

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