如何對高速通道建模、仿真及眼圖的嵌入和去嵌測試【轉(zhuǎn)發(fā)】

2018-03-29  by:CAE仿真在線  來源:互聯(lián)網(wǎng)

信號完整性是分析和緩解高速數(shù)字鏈路中噪聲、失真和損耗所帶來的負(fù)面影響的系統(tǒng)工程,是高速鏈路性能和系統(tǒng)級可靠性的重要保障。

然而如何保障電氣性能的完整卻是高速電路“攻城獅”的一大難題。熟練的“老鳥”們總能夠應(yīng)用信號完整性理論,合理地使用仿真和測試工具,快速地解決各種電路的問題。

今天我們就來跟大家聊聊這其中的工具,并提供手把手的視頻讓大家的技術(shù)“突飛猛進(jìn)”。

在高速數(shù)字信號傳輸中,通道指的是從發(fā)射端IO Buffer到接收端IO Buffer之間的電子路徑。它可能由芯片的封裝,PCB板上的走線,連接器和線纜組成。一個簡單的通道可以從發(fā)射端IO Buffer,PCB走線到接收端IO Buffer。 一個復(fù)雜的通道(例如背板)由圖1所示元件組成。

▲ 圖1. 一個大約20英寸長的通道

在進(jìn)行通道建模的時候

需要注意三個最重要的特性

1.阻抗;2.損耗;3.延時或者相位

阻抗取決于機(jī)械結(jié)構(gòu),介電常數(shù)和金屬導(dǎo)電性。阻抗不匹配將造成多重反射,最終導(dǎo)致信號振鈴、過沖和下沖。

另外通道損耗對SERDES設(shè)計很關(guān)鍵,信號損失的主要原因是介電損耗和導(dǎo)體損耗,而這些損耗通常是依賴于頻率的。從而一個信道的頻帶寬度限制了其可通過的最大比特率。對于DDR來說,命令、地址和時鐘或DQ和DQS之間的相位差必須被很好的控制。

▲ 圖2. 一個通道中的不同元件

通道的元件可以用基于公式的傳輸線模型、電磁模型或者基于測量的模型建模。對于每個元件的建模正確與否取決于尺寸以及材料參數(shù)是否精確。元件模型準(zhǔn)確定義好之后,把這些元件級聯(lián)起來構(gòu)建一個完整的通道模型(如圖2所示),就可以通過TDR仿真來估計通道的阻抗和時延(如圖3所示)。通道的插入損耗可以通過S參數(shù)仿真估計(如圖4所示)。最終這些仿真結(jié)果將為“攻城獅”改善通道性能、支持更高速率傳輸提供調(diào)試優(yōu)化線索。

▲ 圖3.阻抗變化(左)和時延(右)

▲ 圖4. 插入損耗(左)和相位(右)

看到這里小伙伴們基本明白高速通道建模的方法了吧?可是具體怎么來操作呢?下面的視頻將手把手教您“構(gòu)建具有特定頻率損失的高速通道模型”。

看完小伙伴們是不是對使用ADS構(gòu)建高速信道模型胸有成竹了呢?通過對信道模型的構(gòu)建,我可以隨意地調(diào)整鏈路參數(shù),來查看這些參數(shù)對模型的參數(shù)表征的影響,最終找到最優(yōu)的方案。

在完成了鏈路的仿真優(yōu)化之后,不可避免的要將優(yōu)化后的結(jié)果應(yīng)用到具體的電路中,并根據(jù)電路的實際情況進(jìn)行必要的調(diào)試,確保產(chǎn)品的實際結(jié)果符合預(yù)期。這一階段中,Keyisght的示波器就是非常必要的測試工具,能夠輕松、準(zhǔn)確地完成對電路信號的各項指標(biāo)的測試和表征,加快測試驗證的速度。

當(dāng)然,“老鳥”們往往不滿足于此,更是思考著如何在新板打樣之前能夠“預(yù)知”效果,提升優(yōu)化效率,降低投板次數(shù),縮短產(chǎn)品上市周期。而Keysight示波器可以提供另一款調(diào)試“神器”——示波器離線軟件N8900A。

在使用ADS進(jìn)行鏈路仿真、得到S參數(shù)后,可以將模型導(dǎo)入到N8900A中,對高速鏈路前端的實測信號眼圖進(jìn)行嵌入和去嵌測試,方便“攻城獅”評估高速鏈路模型對真實信號的影響,從而找到調(diào)試的線索和方向。

下面的視頻將手把手地教您 “如何使用N8900A Infiniium離線分析軟件對信號進(jìn)行嵌入和去嵌測試”

這款功能強(qiáng)大又“神奇”的軟件,不單單能夠完成“高速眼圖的嵌入和去嵌測試”它還能夠在“脫離示波器和目標(biāo)系統(tǒng)”的情況下,打開已保存的波形,并提供與Infiniium示波器一致的界面進(jìn)行信號的觀察、測試、解碼以及抖動分析功能。

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