DDR3接口/Gbps高速差分SIPI設(shè)計(jì)培訓(xùn)課程

2019-03-15  by:CAE仿真在線  來源:互聯(lián)網(wǎng)


課程簡(jiǎn)介

DDR3接口工作不穩(wěn)定、系統(tǒng)死機(jī)、數(shù)據(jù)讀寫頻繁出錯(cuò)?!

為什么?該如何解決?怎樣設(shè)計(jì)才能一板成功?

5Gbps/10Gbps/28Gbps等高速差分接口,誤碼率高、鏈路工作不穩(wěn)定?!

問題出在哪里?如何解決?怎樣設(shè)計(jì)才能一板成功?

本課程帶來的是:解決故障的清晰思路、一板成功的設(shè)計(jì)秘訣!

在長期為客戶解決問題并整改的過程中,我們發(fā)現(xiàn),DDR3接口、Gbps高速差分接口是出問題極多的兩個(gè)部分,大量的整改項(xiàng)目都和這兩個(gè)接口的問題有關(guān)。

在幫助客戶解決故障過程中,我們發(fā)現(xiàn)了大量問題:整體設(shè)計(jì)不合理、關(guān)鍵點(diǎn)控制不到位、細(xì)節(jié)優(yōu)化不到位......

為了提高一板成功率,基于對(duì)故障成因的深度分析,本課程對(duì)這兩種接口的信號(hào)完整性及電源完整性設(shè)計(jì)進(jìn)行了精心梳理,內(nèi)容涵蓋:SIPI設(shè)計(jì)的關(guān)鍵點(diǎn)、優(yōu)化設(shè)計(jì)方法、必須注意的細(xì)節(jié)問題、怎樣做好設(shè)計(jì)控制、必要知識(shí)點(diǎn)等等。

課程收益

思路清晰地解決故障。系統(tǒng)的優(yōu)化設(shè)計(jì)方法,大幅度提升一板成功率!

課程對(duì)象

從事硬件開發(fā)部門主管、硬件項(xiàng)目負(fù)責(zé)人、SI工程師、硬件開發(fā)工程師、PCB設(shè)計(jì)工程師、測(cè)試工程師、系統(tǒng)工程師、質(zhì)量管理人員等。


課程大綱

《DDR3接口/Gbps高速差分SIPI設(shè)計(jì)》

第一部分:DDR3接口SIPI設(shè)計(jì)

1、DDR3 接口 SI/PI 設(shè)計(jì)內(nèi)容

  • DDR3 接口介紹

  • DDR3 接口信號(hào)電源要求

  • DDR3 接口SI/PI 設(shè)計(jì)包含哪些內(nèi)容?

  • 如何評(píng)價(jià)DDR接口信號(hào)質(zhì)量?

  • 導(dǎo)致眼圖惡化的因素

  • 時(shí)序分析ABC

  • 影響時(shí)序的因素

  • Timing Budget 示例

2、DQ/DQS 信號(hào)組

  • 了解SSTL的脾氣

  • ODT和ZQcalibration

  • 走線阻抗:50歐? 45歐?40歐? …………

  • 間距控制:1.5X? 2X ? 2.5X ? …………

  • 如何優(yōu)化Ron、Z0、ODT組合

  • 影響時(shí)序的因素分析

  • 扇出長度問題

  • 走線中途過孔的處理

  • 怎樣規(guī)劃層疊和參考平面?

3、ADDR/CMD/CNTL_CLOCK信號(hào)組

  • 常用拓?fù)浣Y(jié)構(gòu)及端接

  • 摸透Fly-by 結(jié)構(gòu)的脾氣

  • 鏈中容性負(fù)載的影響

  • 容性負(fù)載補(bǔ)償

  • VTT 上拉電阻的選擇

  • 主干線長度、DDR區(qū)域分段長度、尾巴長度等的影響

  • 驅(qū)動(dòng)器封裝引起的波形變化

  • DDR芯片封裝引起的信號(hào)惡化

  • DDR芯片扇出過孔的影響、扇出長度的影響

  • Fly-by 結(jié)構(gòu)中不同位置的眼圖特點(diǎn)

  • Fly-By結(jié)構(gòu)綜合優(yōu)化

  • Fly-By結(jié)構(gòu)的等長設(shè)置

  • Timing Budget: 示例

  • 影響jitter的因素分析

  • T拓?fù)渑c端接

4、DDR3接口電源設(shè)計(jì)

  • VDD/VDDQ電源設(shè)計(jì)

  • VTT電源設(shè)計(jì)

  • VREF電源設(shè)計(jì)

5、信號(hào)質(zhì)量及時(shí)序優(yōu)化要點(diǎn)

  • 如何選擇阻抗

  • 層疊設(shè)置必須注意的問題

  • Date lane優(yōu)化要點(diǎn)

  • ADDR/CMD/CNTL/CLK優(yōu)化要點(diǎn)

  • DDR3接口布線優(yōu)化要點(diǎn)

  • VDD/VDDQ電源設(shè)計(jì)要點(diǎn)

  • VTT電源設(shè)計(jì)要點(diǎn)

  • VREF電源設(shè)計(jì)要點(diǎn)

6、DDR3 接口仿真方法

  • 仿真設(shè)置關(guān)鍵點(diǎn)

  • 如何解讀仿真結(jié)果

  • 信號(hào)質(zhì)量仿真、演示

  • 眼圖質(zhì)量仿真、演示

  • 時(shí)序仿真、演示

第二部分:Gbps高速差分SIPI設(shè)計(jì)

1、高速差分設(shè)計(jì)8個(gè)關(guān)鍵控制點(diǎn)

  • 高速差分互連系統(tǒng)結(jié)構(gòu)

  • 眼圖關(guān)鍵特征參數(shù)解讀

  • 高速差分設(shè)計(jì)8個(gè)關(guān)鍵控制點(diǎn)

2、S參數(shù)及TDR

  • 理解S參數(shù)

  • 利用S參數(shù)提取信息

  • 利用S參數(shù) debug

  • 反射與TDR

  • TDR 分辨率

3、耦合干擾問題

  • 同層線間串?dāng)_

  • 層間串?dāng)_

  • 孔與孔的耦合干擾

  • 回流路徑引起的耦合干擾

  • 通過電源系統(tǒng)產(chǎn)生耦合干擾

  • 各種耦合干擾的規(guī)避措施

4、抖動(dòng)問題

  • 引起抖動(dòng)的常見因素

  • 耦合干擾如何影響抖動(dòng)

  • ISI 如何影響抖動(dòng)

  • AC耦合電容如何影響抖動(dòng)

  • 阻抗不連續(xù)如何影響抖動(dòng)

  • 參考平面如何影響抖動(dòng)

  • 電源噪聲如何影響抖動(dòng)

  • 差分對(duì)配置如何影響抖動(dòng)

  • 差分不對(duì)稱性影響抖動(dòng)

5、差分、共模的轉(zhuǎn)換

  • 詳解模態(tài)轉(zhuǎn)換

  • 模態(tài)轉(zhuǎn)換對(duì)眼圖質(zhì)量的影響

  • 解決模態(tài)轉(zhuǎn)換問題的各種措施

6、互連通道阻抗優(yōu)化

  • 阻抗連續(xù)性優(yōu)化內(nèi)容

  • 過孔研究及優(yōu)化

  • 金手指焊盤特性及優(yōu)化

  • AC耦合電容焊盤優(yōu)化

7、電源優(yōu)化設(shè)計(jì)

  • 摸透磁珠濾波器的脾氣

  • L型還是PI型

  • 負(fù)載之間的電源干擾

  • 優(yōu)化電源樹結(jié)構(gòu)

  • 電源樹優(yōu)化示例

  • SERDES接口模擬電源設(shè)計(jì)要點(diǎn)


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